MICROCHIP UG0877 SLVS-EC ופנעמער פֿאַר פּאָליאַר פייער פפּגאַ באַניצער גייד

רעוויזיע געשיכטע

די רעוויזיע געשיכטע באשרייבט די ענדערונגען וואָס זענען ימפּלאַמענאַד אין דעם דאָקומענט. די ענדערונגען זענען ליסטעד דורך רעוויזיע, סטאַרטינג מיט די קראַנט ויסגאַבע.

רעוויזיע 4.0
די פאלגענדע איז אַ קיצער פון די ענדערונגען געמאכט אין רעוויזיע 4.0 פון דעם דאָקומענט.

• ריפּלייסט פיגורע 2, בלאַט 2, פיגורע 3, בלאַט 3, פיגורע 8, בלאַט 6, און פיגורע 9, בלאַט 7.
• אַוועקגענומען אָפּטיילונג טראַנסמיט PLL, בלאַט 4.
• דערהייַנטיקט טיש 1, בלאַט 3, טיש 3, בלאַט 7, טיש 4, בלאַט 7, און טיש 5, בלאַט 8.
• דערהייַנטיקט אָפּטיילונג PLL פֿאַר פּיקסעל זייגער דור, בלאַט 4.
• דערהייַנטיקט אָפּטיילונג קאַנפיגיעריישאַן פּאַראַמעטערס, בלאַט 7.

רעוויזיע 3.0
די פאלגענדע איז אַ קיצער פון די ענדערונגען געמאכט אין רעוויזיע 3.0 פון דעם דאָקומענט.

• SLVS-EC IP, בלאַט 2
• טאַבלע 3 אויף בלאַט 7

רעוויזיע 2.0
די פאלגענדע איז אַ קיצער פון די ענדערונגען געמאכט אין רעוויזיע 2.0 פון דעם דאָקומענט.

• SLVS-EC IP, בלאַט 2
• טראַנססעיווער קאַנפיגיעריישאַן, בלאַט 3
• טאַבלע 3 אויף בלאַט 7

רעוויזיע 1.0
רעוויזיע 1.0 איז געווען דער ערשטער ארויסגעבן פון דעם דאָקומענט

SLVS-EC IP

SLVS-EC איז סאָני ס הויך-גיכקייַט צובינד פֿאַר ווייַטער-דור הויך-האַכלאָטע קמאָס בילד סענסאָרס. דער סטאַנדאַרט איז טאָלעראַנט פון שטעג-צו-שטעג סקיוז ווייַל פון עמבעדיד זייגער טעכנאָלאָגיע. עס מאכט אַ ברעט-מדרגה פּלאַן גרינג אין טערמינען פון הויך-גיכקייַט און לאַנג-ווייַטקייט טראַנסמיסיע. SLVS-EC Rx IP האַרץ גיט SLVS-EC צובינד פֿאַר PolarFire FPGA צו באַקומען בילד סענסער דאַטן. די IP שטיצט גיכקייַט אַרויף צו 4.752 גבפּס. די IP האַרץ שטיצט צוויי, פיר און אַכט ליינז פֿאַר RAW 8, RAW 10 און RAW 12 קאַנפיגיעריישאַנז. די פאלגענדע פיגור ווייזט די סיסטעם דיאַגראַמע פֿאַר די SLVS-EC אַפּאַראַט לייזונג.

פיגורע 1 • SLVS-EC IP Block Diagram

Polar Fire® טראַנססעיווער איז געניצט ווי די PHY צובינד פֿאַר די SLVS-EC סענסער זינט די SLVS-EC צובינד ניצט עמבעדיד זייגער טעכנאָלאָגיע. עס אויך ניצט 8b10b קאָדירונג, וואָס קענען זיין ריקאַווערד מיט די PolarFire טראַנססעיווער. PolarFire FPGA האט אַרויף צו 24 נידעריק-מאַכט 12.7 גבפּס טראַנססעיווער ליינז. די טראַנססעיווער ליינז קענען זיין קאַנפיגיערד ווי די SLVS-EC PHY ופנעמער ליינז. ווי געוויזן אין די פריערדיקע פיגור, די טראַנססעיווער אַוטפּוץ זענען קאָננעקטעד צו SLVS-EC Rx IP האַרץ.

SLVS-EC ופנעמער לייזונג
די פאלגענדע פיגור ווייזט די Libero SoC ווייכווארג ימפּלאַמענטיישאַן פון די שפּיץ מדרגה פּלאַן פון SLVS-EC IP און די פארלאנגט קאַמפּאָונאַנץ פֿאַר די SLVS-EC ופנעמער לייזונג.

פיגורע 2 • SLVS-EC IP SmartDesign

טראַנססעיווער קאַנפיגיעריישאַן
די פאלגענדע פיגור ווייזט די טראַנססעיווער צובינד קאַנפיגיעריישאַן.

פיגורע 3 • טראַנססעיווער צובינד קאָנפיגוראַטאָר

די טראַנססעיווער קענען זיין קאַנפיגיערד צו צוויי אָדער פיר ליינז. אויך, די גיכקייַט פון די טראַנססעיווער קענען זיין שטעלן אין די "טראַנססעיווער דאַטן קורס". SLVS-EC צובינד שטיצט צוויי באַוד רייץ ווי ליסטעד אין די פאלגענדע טיש.

טיש 1 • SLVS-EC Baud Rate

באַוד גראַדע	באַוד קורס אין Mbps
1	1188
2	2376
3	4752

PLL פֿאַר פּיקסעל זייגער דור
א PLL איז פארלאנגט צו דזשענערייט פּיקסעל זייגער פֿון די טראַנססעיווער דזשענערייטאַד שטאָף זייגער, דאָס איז LANE0_RX_CLOCK. ווייַטערדיק איז די פאָרמולע צו דזשענערייט פּיקסעל זייגער.
פּיקסעל זייגער = (LANE0_RX_CLOCK * 8) / DATA_WIDTH
קאַנפיגיער די PF_CCC פֿאַר RAW 8 ווי געוויזן אין די פאלגענדע פיגור.

פיגורע 4 • זייגער קאַנדישאַנינג קרייַז

פּלאַן באַשרייַבונג
די פאלגענדע פיגור ווייזט די SLVS-EC Frame Format סטרוקטור.

פיגורע 5 • SLVS-EC פריים פֿאָרמאַט סטרוקטור

די פּאַקאַט כעדער כּולל אינפֿאָרמאַציע וועגן די ראַם אָנהייב און סוף סיגנאַלז צוזאמען מיט די גילטיק שורות. PHY קאָנטראָל קאָודז זענען מוסיף אויבן די פּאַקאַט כעדער צו פאָרעם די SLVS-EC פּאַקאַט. די פאלגענדע טיש ליסטעד די פאַרשידענע PHY קאָנטראָל קאָודז געניצט אין די SLVS-EC פּראָטאָקאָל.

טיש 2 • PHY קאָנטראָל קאָד

PHY קאָנטראָל קאָד 8b10b סימבאָל קאָמבינאַציע
אָנהייב קאָד ק.28.5 – ק.27.7 – ק.28.2 – ק.27.7
סוף קאָד ק.28.5 – ק.29.7 – ק.30.7 – ק.29.7
פּאַד קאָד ק.23.7 – ק.28.4 – ק.28.6 – ק.28.3
סינק קאָד ק.28.5 – ד.10.5 – ד.10.5 – ד.10.5
ליידיק קאָד ד.00.0 – ד.00.0 – ד.00.0 – ד.00.0

SLVS-EC RX IP Core
דער אָפּטיילונג באשרייבט די ייַזנוואַרג ימפּלאַמענטיישאַן דעטאַילס פון SLVS-EC Receiver IP. די פאלגענדע פיגור ווייזט די Sony SLVS-EC ופנעמער לייזונג וואָס כּולל די Polar Fire SLVS-EC RX IP. דעם IP איז געניצט אין קאַנדזשאַנגקשאַן מיט די Polar Fire טראַנססעיווער צובינד בלאָק. די פאלגענדע פיגור ווייזט די ינערלעך בלאַקס פון די SLVS-EC Rx IP.

פיגורע 6 • אינערלעכער בלאַקס פון די SLVS-EC RX IP

aligner
דער מאָדולע נעמט די דאַטן פון די PolarFire טראַנססעיווער בלאַקס און אַליינז צו די סינק קאָד. דער מאָדולע קוקט פֿאַר די סינק קאָד אין די ביטעס באקומען פון די טראַנססעיווער און לאַקס צו די בייט גרענעץ.

slvsec_phy_rx
דער מאָדולע נעמט די דאַטן פון די אַליינער און דעקאָדעס די ינקאַמינג SLVS PHY פּאַקיץ. דער מאָדולע גייט דורך די סינגקראַנאַזיישאַן סיקוואַנס און דזשענערייץ די pkt_en סיגנאַל סטאַרטינג פון אָנהייב קאָד און ענדס אין די סוף קאָד. עס אויך רימוווז די PAD קאָד פון די דאַטן פּאַקיץ און סענדז די דאַטן צו דער ווייַטער מאָדולע וואָס איז slvsrx_decoder.

slvsrx_decoder
דער מאָדולע נעמט די דאַטן פון די slvsec_phy_rx מאָדולע און עקסטראַקט די פּיקסעל דאַטן פון די פּיילאָוד. דער מאָדולע עקסטראַקט פיר בילדצעלן פּער זייגער פּער שטעג און סענדז צו דער רעזולטאַט. עס דזשענערייץ די שורה גילטיק סיגנאַל פֿאַר די אַקטיוו שורות וואַלאַדייטינג די אַקטיוו ווידעא דאַטן. עס אויך דזשענערייץ די ראַם גילטיק סיגנאַל דורך קוקן אין די ראַם אָנהייב און ראַם סוף ביטן אין די פּאַקאַט כעדער פון די SLVS-EC פּאַקיץ.

FSM מיט דאַטאַ דיקאָודינג שטאַטן
די פאלגענדע פיגור ווייזט די FSM פֿאַר SLVS-EC RX IP.

פיגורע 7 • FSM פֿאַר SLVS-EC RX IP

SLVS-EC ופנעמער IP קאַנפיגיעריישאַן
די פאלגענדע פיגור ווייזט די SLVS-EC ופנעמער IP קאַנפיגיערייטער.

פיגורע 8 • SLVS-EC Receiver IP Configurator

קאַנפיגיעריישאַן פּאַראַמעטערס
די פאלגענדע טיש ליסטעד די באַשרייַבונג פון די קאַנפיגיעריישאַן פּאַראַמעטערס געניצט אין די ייַזנוואַרג ימפּלאַמענטיישאַן פון SLVS-EC ופנעמער IP בלאָק. דאָס זענען דזשאַנעריק פּאַראַמעטערס און קענען בייַטן באזירט אויף די אַפּלאַקיישאַן רעקווירעמענץ.

טיש 3 • קאַנפיגיעריישאַן פּאַראַמעטערס

נאָמען באַשרייַבונג
DATA_WIDTH אַרייַנשרייַב פּיקסעל דאַטן ברייט. שטיצט RAW 8, RAW 10 און RAW 12.
LANE_WIDTH נומער פון SLVS-EC ליינז. שטיצט צוויי, פיר און אַכט ליינז.
BUFF_DEPTH טיפקייַט פון די באַפער. נומער פון אַקטיוו בילדצעלן אין אַקטיוו ווידעא שורה.

באַפער טיפקייַט קענען זיין קאַלקיאַלייטיד דורך ניצן די פאלגענדע יקווייזשאַן:
BUFF_DEPTH = סופיט ((האָריזאָנטאַל האַכלאָטע * רוי ברייט) / (32 * ליין ברייט))
Exampלע: רוי ברייט = 8, ליין ברייט = 4, און האָריזאָנטאַל האַכלאָטע = 1920 בילדצעלן
BUFF_DEPTH = סופיט ((1920 * 8) / (32 * 4)) = 120

ינפּוץ און אַוטפּוץ
די פאלגענדע טיש ליסטעד די אַרייַנשרייַב און רעזולטאַט פּאָרץ פון די SLVS-EC RX IP קאַנפיגיעריישאַן פּאַראַמעטערס

טיש 4 • אַרייַנשרייַב און רעזולטאַט פּאָרץ

סיגנאַל נאָמען	ריכטונג	ברייט	באַשרייַבונג
LANE#_RX_CLK	אַרייַנשרייַב	1	ריקאַווערד זייגער פון די טראַנססעיווער פֿאַר דעם באַזונדער ליין
LANE#_RX_READY	אַרייַנשרייַב	1	דאַטן גרייט סיגנאַל פֿאַר ליין
LANE#_RX_VALID	אַרייַנשרייַב	1	דאַטן גילטיק סיגנאַל פֿאַר ליין
LANE#_RX_DATA	אַרייַנשרייַב	32	ליין ריקאַווערד דאַטן פון טראַנססעיווער
LINE_VALID_O	רעזולטאַט	1	דאַטן גילטיק סיגנאַל פֿאַר אַקטיוו בילדצעלן אין אַ שורה
FRAME_VALID_O	רעזולטאַט	1	גילטיק סיגנאַל פֿאַר אַקטיוו שורות אין אַ ראַם
DATA_OUT_O	רעזולטאַט	DATA_WIDTH*LANE_WIDTH*4	פּיקסעל דאַטן רעזולטאַט

טיימינג דיאַגראַמע
די פאלגענדע פיגור ווייזט די SLVS-EC IP טיימינג דיאַגראַמע.

פיגורע 9 • SLVS-EC IP טיימינג דיאַגראַמע

מיטל יוטאַלאַזיישאַן
די פאלגענדע טיש ווייזט די מיטל יוטאַלאַזיישאַן פון וויampדי SLVS-EC ריסיווער קאָר ימפּלאַמענאַד אין אַ PolarFire FPGA (MPF300TS-1FCG1152I פּעקל), פֿאַר RAW 8 און פיר ליינז און 1920 האָריזאָנטאַל האַכלאָטע קאַנפיגיעריישאַן.

טיש 5 • מיטל יוטאַלאַזיישאַן

עלעמענט	באַניץ
DFFs	3001
4 אַרייַנשרייַב LUTs	1826
LSRAMs	16

דאָקומענטן / רעסאָורסעס

MICROCHIP UG0877 SLVS-EC ופנעמער פֿאַר PolarFire FPGA [pdfבאַניצער גייד UG0877, UG0877 SLVS-EC ופנעמער פֿאַר PolarFire FPGA, SLVS-EC ופנעמער פֿאַר PolarFire FPGA, ופנעמער פֿאַר PolarFire FPGA, PolarFire FPGA

רעפערענצן

• באַניצער מאַנואַל